Intel为何选择在10nm节点导入钴互联？-ZOL问答

6个回答默认排序

默认排序

按时间排序

没找到满意答案？去问秘塔AI搜索

取消复制问题

从双方公开披露的信息来看，台积电（TSMC）除继续承接英特尔Xe-HPG GPU与Xe-HPC高性能计算卡的代工任务外，合作范围进一步拓展——将为英特尔代工Atom系列低功耗处理器及部分Xeon服务器处理器。这一调整并非临时策略，而是基于长期技术协同与产能布局的深度考量。
究其原因，首先在于Atom处理器早自2016年起便已交由台积电代工。彼时英特尔正面临14纳米制程产能高度紧张的局面，为缓解内部产线压力、保障产品交付节奏，选择将入门级Atom芯片外包。更关键的是，英特尔早已将Atom核心IP授权予台积电，并配合其产线特点完成适配性修改，尤其在后段制程（Back-End-of-Line, BEOL）环节进行了针对性优化，使台积电能高效承接该类产品。
其次，英特尔在初代10纳米技术研发过程中，同步推进了多项前沿工艺革新，其中最具代表性的是以钴替代铜作为互连金属材料的技术路线。然而，这些突破性尝试在当时并未如期落地，导致10纳米节点初期难以开放代工。究其根源，正是由于该工艺整合了多项尚未成熟的关键技术，包括新型高迁移率晶体管结构、超薄鳍片控制工艺，以及前述的钴基互连体系——整套方案高度耦合，容错空间极小，必须依托自有晶圆厂（IDM模式）全程掌控研发、验证与量产全过程。
值得注意的是，英特尔并非缺乏7纳米乃至更先进节点的设计能力，亦具备升级产线、引进尖端设备的实力。但作为垂直整合制造商，其核心诉求不仅在于单点性能突破，更在于构建可持续演进的工艺代际体系。因此，推动钴互联技术提前在10纳米节点实现量产，成为一项战略性选择：一方面可借此打通向3纳米甚至更微缩节点演进的技术路径；另一方面，则是通过率先攻克互连瓶颈，强化自身在先进制程领域的差异化壁垒。
事实上，若仅以单位面积晶体管密度衡量，英特尔10纳米工艺已超越台积电第一代7纳米工艺。这种优势源于其在衬底结构、介电层堆叠、晶体管构型、金属布线及接触点设计等全链路的系统性优化。正因如此，英特尔坚持在10纳米阶段即实现钴互联逻辑电路的自主量产，而非等到7纳米或5纳米才启动相关变革——此举意在抢占技术制高点，夯实IDM模式的核心竞争力。
值得一提的是，英特尔曾是全球半导体厂商中最早系统性公开探讨钴材料在集成电路制程中应用细节的企业之一，并在IEEE等权威平台披露关键技术参数：在10纳米工艺中，钴被率先应用于最底层的两层金属互连（M0与M1），可使电子迁移率提升5至10倍，通孔电阻降低约一半。这一改进对缓解FinFET器件在持续微缩下暴露的互连瓶颈具有重要意义。
传统上，钨与铜合金长期主导芯片互连领域。但当关键尺寸逼近10纳米量级时，铜互连在接触孔与局部中段金属布线环节已趋近物理极限：导电效率下降、电迁移加剧、可靠性减弱，严重制约晶体管性能释放。若继续沿用既有材料体系，FinFET架构的潜力将难以充分挖掘。
尽管钴材料带来显著电学优势，但其导入过程却伴随严峻工程挑战。钴本身硬度高、刻蚀难度大，实际产线应用中反而导致整体电阻率上升逾一倍。为弥补此缺陷，需额外引入超薄阻挡层与新型填充材料，方能将通孔电阻再降低三成，最终达成互连性能提升目标。此外，现有产线设备亦需全面适配：从物理气相沉积（PVD）、原子层沉积（ALD）到电化学镀膜（ECD）等关键环节，均须更换或升级专用机台，投入成本极为可观。
随着制程不断微缩，铜/钨互连线宽持续收窄，由此引发的副作用日益凸显：导线电阻升高、信号传输延迟加剧、漏电流上升。实测数据显示，从45纳米推进至22纳米，信号延迟增加约7%；22纳米至10纳米阶段跃升22%；而10纳米迈向7纳米时，延迟增幅更达48%。在此背景下，以钴为代表的新一代互连材料成为行业共识性探索方向。而作为全球少数具备全流程制造能力的IDM厂商，英特尔更有条件与动力，在10纳米节点率先完成整套新工艺的开发、验证与量产部署。加之IDM模式下产能规划周期较长、响应速度慢于专业代工厂，故需提前两个技术世代启动工艺换代，确保后续产品迭代节奏不受制于制造环节。

取消评论