Intel 18A是英特尔最新一代制程技术，以下从技术亮点、性能提升、设计优化、量产及应用、外部合作等方面介绍其更多技术细节：

技术亮点

RibbonFET环绕栅极晶体管（GAA）技术：相比此前FinFET技术实现重大飞跃，改进了栅极静电，单位封装宽度更高，单位封装寄生电容更小，灵活性也更高。

PowerVia背面供电技术：业界首创，可将密度和单元利用率提高5%至10%，降低电阻导致的供电下降，使ISO功率性能提高4%，与非背面供电设计相比，固有电阻（IR）下降大大降低。

性能提升

每瓦性能和芯片密度：与Intel 3工艺节点相比，每瓦性能提高了15%，芯片密度提高了30%。

高低电压支持与性能功耗表现：面向高性能计算优化，支持低电压（＜0.65V）和高电压（大于1.1V），电压越高主频、性能和功耗越高。与Intel 3相比，相同功耗水平下性能可提高18%-25%；相同频率下功耗可降低36%-38%，得益于RibbonFET晶体管、背面供电、前端互联改进、流程/设计协同优化。

设计优化

芯片面积缩放和利用率：以标准Arm核心为例，相比Intel 3带来最高39%的密度提升（平均约30%），利用率提升约6.5个百分点。背面供电技术使单元能源利用率提高8 - 10%，最坏情况下固有电阻（IR）下降降低10倍。

单元库：提供160nm高密度单元库（Intel 3是210nm）与180nm高性能单元库（Intel 3是240nm），密度增加30%以上。

金属间距：M0/M2间距分别为32nm/32nm，M0间距比Intel 3的30nm略高（但集成PowerVia背面供电技术），M2间距比Intel 3的42nm缩小超过30%。台积电N3E最小金属间距为23nm，N2与之相近，但N2未加入背面供电技术，需等到2026年的N2P才会采用。

工序成本：作为完全集成背面供电技术的制程节点，M0/M2最小间距虽大于典型的25nm，但可直接利用EUV一次打印图案，原有典型方案需多道图案化，可进一步降低工序成本。通过DTCO（面向版图优化的设计工艺协同）优化的单元库和金属层可实现设计密度提升和易用性，降低背面供电技术实现的工艺复杂度和成本。

互连RC和通孔电阻：改善互连RC并降低通孔电阻，相比Intel 3制程，在M0/M3/M6层的标准互联通孔电阻分别降低24%、30%和49%，M40 - M42降低12%，M80 - M84降低13%。

SRAM缩放：HCC SRAM单元面积为0.0230 μm2、HDC SRAM单元面积为0.0210 μm2，相比Intel 3制程分别带来23.3%、12.5%微缩。台积电N2制程的HDC SRAM单元面积为0.0175 μm2，SRAM密度大概率比Intel 18A更高。

SRAM Vmin性能：提供HCC bitcell单元（带和不带写辅助）和HDC bitcell单元（带NBL写辅助），均符合行业标准SRAM Vmin规格。带写辅助HCC bitcell单元相比不带写辅助的电压可降低70mV。

金属堆叠：前端互连堆栈选项有17ML（针对成本优化）、21ML（针对性能和成本平衡）、22ML或以上（针对性能优化），M0 - M4都支持直接使用EUV打印。背面供电网络总共有6层金属层（包括顶部金属），针对功率、机械强度和热再分配进行了优化。

量产及应用：目前已进入风险试产，即将于今年年底实现大规模量产，将由Panther Lake客户端处理器和Clearwater Forest服务器处理器首发采用。

外部合作：此前有报道称英特尔正在与NVIDIA、博通、法拉第科技、IBM和其他几个合作伙伴合作，基于Intel 18A制程的芯片样品已在合作伙伴处测试验证。但英特尔财务总监戴维·津斯纳表示，公司计划利用该制程技术为外部客户代工制造芯片，但目前“还不具规模”。