allegro中芯片引脚之间出现drc错误是为什么,怎么解决啊?求大侠帮忙

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DRC错误代码是什么? 这个估计是你的规则设置有问题。数值太小。 你可以改下SMD TO SMD 的约束距离。再就是检查下封装,引脚间距要留够,不能太小。
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肯定是你没设置好引脚间的间距,set up -----constraint --------constraint manager中设置去
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封装库管脚间距与单板设计规则冲突,忽略即可。
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芯片引脚间提示DRC错误,这两个引脚是不是不同的网络属性,如果你在规则设置中定义了这两种网络的线宽、线距、或者线至焊盘间距、焊盘间距,肯定是这些值定义的过大而产生的错误,芯片引脚本身肯定是没错的。
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